Tsmc revela tecnologia de empilhamento de chips wafer-on

A TSMC aproveitou o Simpósio de Tecnologia da empresa para anunciar sua nova tecnologia Wafer-on-Wafer (WoW), uma técnica de empilhamento 3D para wafers de silício, que permite conectar chips a duas wafers de silício usando conexões através de silicone via (TSV), semelhante à tecnologia 3D NAND.

TSMC anuncia sua revolucionária técnica Wafer-on-Wafer

Essa tecnologia WoM da TSMC pode conectar duas matrizes diretamente e com um mínimo de transferência de dados, graças à pequena distância entre os chips, o que permite melhor desempenho e um pacote final muito mais compacto. A técnica WoW empilha silício enquanto ele ainda está dentro de sua pastilha original, oferecendo vantagens e desvantagens. Essa é uma grande diferença do que vemos hoje com as tecnologias de silício de matriz múltipla, que têm várias matrizes próximas uma da outra em um interposer ou usando a tecnologia EMIB da Intel.

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A vantagem é que essa tecnologia pode conectar duas pastilhas de matriz ao mesmo tempo, oferecendo muito menos paralelismo no processo de fabricação e a possibilidade de menores custos finais. O problema surge ao unir silício com falha com silício ativo na segunda camada, o que reduz o desempenho geral. Um problema que impede que essa tecnologia seja viável para fabricar silício que ofereça rendimentos baseados em bolachas por bolacha inferiores a 90%.

Outro problema potencial ocorre quando duas peças de silício que produzem calor são empilhadas, criando uma situação em que a densidade do calor pode se tornar um fator limitante. Essa limitação térmica torna a tecnologia WoW mais adequada para silicons com baixo consumo de energia e, portanto, pouco calor.

A conectividade WoW direta permite que o silício se comunique excepcionalmente rapidamente e com latências mínimas, a única questão é se um dia será viável em produtos de alto desempenho.

Fonte Overclock3d