Micron e cadência atualizam o status ddr5, desempenho 36% maior que o ddr4
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No início do ano, a Cadence e a Micron realizaram a primeira demonstração pública da memória DDR5 da próxima geração. Em um evento da TSMC no início deste mês, as duas empresas forneceram algumas atualizações sobre o desenvolvimento da nova tecnologia de memória.
Micron e Cadence discutem seus avanços na memória DDR5
A principal característica do DDR5 SDRAM é a capacidade dos chips, não apenas o desempenho mais alto e o menor consumo de energia. Espera-se que o DDR5 aumente as taxas de E / S de 4266 para 6400 MT / s, com uma queda de tensão de 1, 1 V e uma faixa de instabilidade permitida de 3%. Também é esperado o uso de dois canais independentes de 32/40 bits por módulo (sem / ou com ECC). Além disso, o DDR5 terá uma eficiência aprimorada do barramento de comando, melhores esquemas de atualização e um conjunto maior de bancos para desempenho adicional. A Cadence continua dizendo que a funcionalidade aprimorada do DDR5 permitirá uma largura de banda do mundo real 36% maior em comparação ao DDR4, mesmo a 3200 MT / s, e uma vez que 4800 MT / s, a largura de banda real será 87% maior. comparado com o DDR4-3200. Outra das características mais importantes do DDR5 será a densidade de chips monolíticos além de 16 Gb.
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Os principais fabricantes de DRAM já possuem chips DDR4 monolíticos com capacidade de 16 GB, mas esses dispositivos não podem fornecer relógios extremos devido às leis da física. Portanto, empresas como a Micron têm muito trabalho a fazer na tentativa de reunir altas densidades e desempenho de DRAM na era DDR5. Em particular, a Micron se preocupa com o tempo de retenção variável e outras ocorrências em nível atômico, uma vez que as tecnologias de produção usadas para DRAM atingem 10-12 nm. Simplificando, enquanto o padrão DDR5 acomoda densidades e desempenho do casamento, ainda há muita mágica a ser feita pelos fabricantes de DRAM.
A Micron espera iniciar a produção de chips de 16Gb usando seu processo de fabricação 'sub-18nm' até o final de 2019, embora isso não signifique necessariamente que os aplicativos reais que possuem essa memória estejam disponíveis até o final do próximo ano. A Cadence já implementou DDR5 IP (Controller + PHY) usando as tecnologias de processo N7 (7nm DUV) e N7 + (7nm DUV + EUV) da TSMC.
Dado os principais benefícios do DDR5, não é de surpreender que a Cadence preveja que os servidores serão os primeiros aplicativos a usar o novo tipo de DRAM. A Cadence acredita que os SoCs dos clientes que usam o processo N7 + o apoiarão, o que significa essencialmente que os chips devem chegar ao mercado em 2020.
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