Epyc milan e genoa, amd fornece detalhes sobre seu novo servidor cpus

A AMD revelou alguns detalhes sobre a arquitetura EPYC Milan (Zen 3) e a arquitetura EPYC Genoa (Zen 4) planejada pela empresa.

EPYC Milan e Genoa, AMD fornece detalhes sobre suas novas CPUs de servidor

Durante sua apresentação, Martin Hilgeman, da AMD, gerente sênior de aplicativos HPC, revelou slides confirmando que a próxima série de processadores EPYC 'Milan' será lançada no soquete de servidor SP3 existente da AMD, suportará memória DDR4 e oferecerá o mesmo TDP e as mesmas configurações principais da série de processadores Rome.

Este slide parece dissipar os rumores de que a AMD planejava lançar o Milan com uma implementação 4x SMT, que alegava que o Zen 3 ofereceria aos usuários quatro threads por núcleo de CPU. Parece que a principal fonte de melhorias no desempenho do Zen 3 virá de melhorias no IPC e ganhos na velocidade do relógio, em vez de aumentos nos números de núcleo e de thread. Felizmente, isso significa que o Zen 3 se concentrará no desempenho 'single-core' e nas melhorias da arquitetura principal.

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Em relação ao EPYC Genoa (Zen 4), Helgeman afirma que o Zen 4 ainda está na fase de design, o que significa que os fabricantes de servidores e outros clientes têm a oportunidade de influenciar o design de Genoa. Também está confirmado que esta nova arquitetura será lançada com um novo soquete SP5, suportará um novo tipo de memória (provavelmente DDR5) e oferecerá aos usuários "novos recursos", que não foram revelados.

Internalizando o design do Zen 3, a AMD confirmou que o Zen 3 se afastaria do design do cache dividido do Zen / Zen 2, que dividia o cache L3 da CPU da AMD entre dois CCXs de quatro núcleos. Isso significa que a AMD pode estar se afastando de seu próprio design CCX de quatro núcleos, criando um design CCX de oito núcleos com o Zen 3 ou um design diferente.

Em vez de oferecer dois caches L3 de 16 MB (como visto no atual design Zen 2 da AMD), o design Zen 3 da AMD oferecerá uma combinação de cache L3 "32 + MB" em todos os oito núcleos da CPU. Isso reduzirá as latências em potencial entre os núcleos da CPU em uma única matriz e garantirá melhor acesso ao cache L3 integrado para os núcleos da CPU. Além disso, esse cache seria maior que a exibição nas gerações anteriores.

O EPYC Milan nos procuraria durante o segundo semestre de 2020.

Fonte Overclock3d